DyMerge-LoRA: On-GPU Post-Merge Fusion for High-Throughput Multi-Tenant Composite LoRA Serving
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여러 LoRA를 조합해 쓰는 서빙 스택을 직접 만들거나 vLLM/S-LoRA 계열을 확장하려는 사람에게 값어치가 크다. 스케줄러·GPU 메모리 관리·Triton 커널을 하나의 end-to-end 시스템으로 묶고 각 층마다 ablation을 붙였기 때문이다. 다만 핵심 수치 대부분이 Table이 아니라 Figure에서 눈으로 읽어야 하는 형태이고, LoRA 가중치를 랜덤 초기화해 정확도·품질 평가가 아예 없다는 점은 감안해야 한다.
1분 요약
- 문제: Punica·S-LoRA·vLLM 등 기존 multi-tenant 서빙은 요청↔어댑터 1:1 매핑 전제라, 여러 LoRA의 선형 결합 요청을 처리하려면 pre-merge에 의존하게 되고 cold-start 지연과 메모리 낭비가 커진다 (Section 3.1).
- 핵심 아이디어: 병합을 커널 실행 시점까지 미루고 base 어댑터 {A_i, B_i}만 GPU에 캐싱한 뒤, 배치 전체의 token-LoRA 쌍을 단일 커널에서 융합한다(on-GPU post-merge fusion).
- 새로움: BAM(LRU 어댑터 캐시) + LAG(캐시 히트 최대화 greedy 스케줄러) + MAF-MVM(Punica의 SGMV를 many-to-many로 확장한 Triton 커널)을 vLLM 위에 통합한, composite-LoRA 전용 최초의 end-to-end 서빙 시스템이라고 주장 (Section 6).
- 가장 강한 근거: skewed 워크로드에서 1314.9 tokens/s(Llama3-1.5B) / 1034.9 tokens/s(8B)로 S-LoRA 891, vLLM 941.2를 상회 (Figure 9 상단, Section 5.2).
- 가장 큰 주의점: Single 워크로드에서는 vLLM(~1.4k tokens/s)이 DyMerge-LoRA(~1.3k)보다 빠르다. 이득은 조합·희소 워크로드에 국한된다 (Figure 9 상단).
핵심 아이디어
저자의 출발점은 정적 조합(LoRA Soup 류)과 동적 조합(MoE-LoRA 류)이 결국 같은 형태 ΔW = Σ α_i B_i A_i^T 로 쓰인다는 관찰이다 (Section 3.1, M1). 차이는 α_i가 요청 단위로 고정이냐 레이어·토큰 단위로 계산되냐뿐이므로, 두 패러다임을 한 서빙 경로로 통합할 수 있다.
기존 방식이 부족한 이유는 pre-merge에 있다. 병합 결과는 특정 가중치 조합에만 유효해 재사용이 안 되고, 새 요청마다 H2D 전송 후 병합해야 해서 running 요청의 TTFT·TPOT까지 늘린다 (Figure 3). 메모리 측면에서도 rank r 어댑터 k개를 병합하면 rank가 최대 k·r까지 커져 슬롯을 최악 케이스로 예약해야 하고, 병합 순간에는 원본과 병합본을 동시에 들고 있어야 해 최소 2배 메모리를 쓴다 (Figure 4).
그래서 DyMerge-LoRA는 원본 저랭크 행렬만 캐싱하고(BAM), 어떤 요청을 함께 배치하면 새로 로드할 어댑터 수가 최소가 되는지를 greedy로 고르며(LAG), 커널 안에서는 token-LoRA 쌍을 LoRA ID 기준으로 재정렬해 하나의 CTA가 같은 어댑터의 토큰들을 연속 처리하도록 만든다 (Section 4.3). 이 재정렬이 흩어진 DRAM 읽기를 없애 A·B 행렬을 온칩 캐시에 상주시키는 것이 성능의 핵심이다.
무엇을 했나
- 하드웨어·모델: NVIDIA L40 48GB 단일 GPU, Llama-3 1.5B / 8B, bf16, 모든 dense projection에 rank 8 LoRA 적용. LoRA 가중치는 랜덤 초기화(지연에 영향 없다는 이유) (Section 5.1).
- 워크로드: ShareGPT의 prompt/response 길이 분포 기반. 어댑터 배정 패턴 4종 — Single, Distinct(요청당 겹치지 않는 3개), Skewed(Zipf), Sparse(5~8개 참조 중 2개만 활성) (Section 5.1).
- Baseline 5종: HuggingFace PEFT, MoELoRA-PEFT, vLLM, S-LoRA, LoRA-Retriever. 공정 비교를 위해 batch size 32, 4 RPS 고정, 슬롯 설정 DyMerge (64,8) / vLLM (32,24) / S-LoRA 1GB (Section 5.2).
- 지표: Throughput, TPOT, TTFT. 확장성 실험은 RPS 0.5
3, Zipf s=1.08.0, 어댑터 수 64/128 (Section 5.3, Figure 11~12). - Ablation: 스케줄러(FIFO/Random/Least First 대비, Figure 15), 커널(Copy+SGMV / Naive for-loop 대비, Figure 16), 슬롯 크기 32/64/96 (Figure 10), rank 4~32 (Table 1), 공정성 파라미터 θ (Figure 13).
- 코드 공개: Zenodo (doi 10.5281/zenodo.18058116). MoE gating의 벡터화(패딩+BMM+마스킹)는 Appendix A.
핵심 근거
| 주장 | 근거 위치 | 관찰/수치 | 조건·주의 | claim_origin |
|---|---|---|---|---|
| 조합 워크로드에서 SOTA 대비 처리량 우위 | Figure 9 상단, Section 5.2 | skewed에서 1314.9 tok/s(1.5B), 1034.9 tok/s(8B) vs S-LoRA 891, vLLM 941.2 | Single 워크로드에선 vLLM ~1.4k가 더 빠름 | author-stated |
| MoE-LoRA 시나리오에서 격차가 더 큼 | Figure 9 하단, Section 5.2 | LoRA-Retriever 대비 약 4배, MoELoRA-PEFT 대비 약 15배 | MoELoRA-PEFT는 사실상 단일 배치만 돌아 비교가 불리 | author-stated |
| pre-merge 대비 지연 안정성 | Figure 11, Section 5.3 | RPS 3에서 median TTFT 0.25s vs vLLM-preMerge 0.54s, 분포 폭도 좁음 | vLLM에 pre-merge를 붙인 저자 구현 baseline | author-stated |
| MAF-MVM 커널 자체가 이득의 상당 부분 | Figure 14·16, Section 5.4~5.5 | 0.04 ms/token, Copy+SGMV의 절반·naive의 1/5, TPOT 약 35 | 배치 1~64 구간 microbenchmark | author-stated |
| rank가 커지면 이점이 잠식됨 | Table 1, Section 5.3 | r=4 → r=32에서 P50 TTFT 187.9→654.2ms, 처리량 895.5→728.1 tok/s | Llama3-8B 기준, 메모리 대역폭 병목으로 전환 | author-stated |
어디까지 믿을까
- 저자가 인정한 한계 (
author-stated): 슬롯 크기는 64에서 수확 체감(302.2→255.1→246.7ms, Figure 10)이고, θ는 P50 최적(≈0.7)과 P99 최적(≈0.2)이 엇갈려 하나로 정할 수 없다 (Figure 13). rank가 커지면 처리량이 떨어진다 (Table 1). 비교 대상인 LoRA-Retrieval의 bmm 방식은 수학적 등가성을 깨뜨린다고 명시한다 (Section 5.4). - 분석자의 해석·우려 (
analyst-inference): 랜덤 LoRA 가중치를 쓰므로 “조합 품질 손실 없음”은 검증된 적이 없고, 지연·처리량만 측정된 시스템 논문으로 읽어야 한다. 초록의 “1.1~4ד는 워크로드별 최선값 범위에 가깝고, Single에서는 vLLM에 진다. Table 1을 제외한 대부분 수치가 그림 판독이라 재현 시 오차 여지가 있다. Skew가 높을수록 유리한 구조라 캐시 히트가 낮은 롱테일 환경에서는 이득이 줄어들 소지가 있다. - 읽지 못한 범위 (
unknown): 통신 비용 분석은 G개 디바이스를 가정하지만 (Section 4.3) 실측은 단일 L40 1장뿐이라 멀티 GPU 성능은 미확인. 시드·반복 횟수, LAG의 최적성 보장(근사비), Zenodo 코드의 실제 재현 범위도 본문에서 확인되지 않는다.
원문 읽기 지도
| 읽는 목적 | 먼저 볼 곳 | 확인할 질문 |
|---|---|---|
| 왜 pre-merge를 버려야 하는지 | Section 3.1 (M1·M2) + Figure 3~5 | cold-start와 rank k·r 메모리 낭비 중 무엇이 지배적인가 |
| 스케줄러 설계를 가져다 쓰려면 | Section 4.2, Algorithm 1, Figure 6 | lexicographic 목적함수와 θ 기반 anti-starvation의 실제 trade-off는 |
| 커널을 구현·이식하려면 | Section 4.3, Algorithm 2, Figure 8 | mapping tuple (i,j,k,w) 구성과 LoRA ID 재정렬이 SM 점유율에 미치는 영향 |
| 수치를 그대로 인용하려면 | Section 5.2 | 각 그림의 워크로드·batch size·slot 설정이 baseline과 정말 동일한가 |
읽기 전 용어
- MAF-MVM: Punica의 SGMV(Segmented Gather Matrix-Vector)를 확장해, 토큰과 어댑터의 many-to-many 관계를 mapping/aggregation 두 단계로 처리하는 Triton 커널.
- BAM (Base Adapter Manager): 병합본이 아닌 원본 A·B 행렬만 GPU 슬롯에 캐싱하고, 실행 중 배치가 쓰는 어댑터는 pin하며 나머지는 LRU로 축출하는 컴포넌트.
- LAG (LoRA-Aware Greedy) Scheduler: 새로 로드해야 할 어댑터 수 |L(r)\S|를 최소화하도록 배치 후보를 고르되, 대기 시간 θ 초과 요청은 FIFO로 우선 처리하는 스케줄러.
Wiki 연결
- LoRA - Low-Rank Adaptation of Large Language Models — 이 시스템이 서빙하는 기본 단위 ΔW = AB의 원형.
- PagedAttention - Efficient Memory Management for LLM Serving with vLLM — DyMerge-LoRA가 올라탄 vLLM 엔진이자 주요 baseline.
- LoraRetriever - Input-Aware LoRA Retrieval and Composition for Mixed Tasks in the Wild — Figure 9에서 약 4배 차이로 비교된 composite-adapter baseline.
- LoraHub - Efficient Cross-Task Generalization via Dynamic LoRA Composition — 가중치 선형 결합 조합 패러다임의 대표 사례.
BibTeX
@inproceedings{xu2026dymerge,
title = {DyMerge-LoRA: On-GPU Post-Merge Fusion for High-Throughput Multi-Tenant Composite LoRA Serving},
author = {Xu, Rui and Chen, Long and Lao, Huazheng and Zhang, Jinquan and Zhu, Xia},
booktitle = {Proceedings of the 32nd ACM SIGKDD Conference on Knowledge Discovery and Data Mining (KDD '26)},
year = {2026},
doi = {10.1145/3770854.3780270}
}